roshanak #
عضو جدید
سلام دوستان
اگر کسی vhdl می دونه ممنون می شم کمکم کنه
خیلی ممنون می شم در مورده فهمیدن این error به من کمک کنید..
من یه برنامه vhdl برای شمارش ثانیه و دقیقه نوشتم اما فقط یک جا از برنامه compiler ایراد می گره.. من برای شمارش از عبارت روبرواستفاده کردم if (clk'event and clk='1') then
ایرادی که می گیره با این پیامه
Your VHDL Design File contains an Else Clause in an If Statement that implements a Clock edge, but the specified signal does not maintain a stable state. The Else Clause must hold the signal at the same value when there is no Clock edge.
من در طراحی از signal و variable استفاده کردم
اگر کسی vhdl می دونه ممنون می شم کمکم کنه
خیلی ممنون می شم در مورده فهمیدن این error به من کمک کنید..
من یه برنامه vhdl برای شمارش ثانیه و دقیقه نوشتم اما فقط یک جا از برنامه compiler ایراد می گره.. من برای شمارش از عبارت روبرواستفاده کردم if (clk'event and clk='1') then
ایرادی که می گیره با این پیامه
Your VHDL Design File contains an Else Clause in an If Statement that implements a Clock edge, but the specified signal does not maintain a stable state. The Else Clause must hold the signal at the same value when there is no Clock edge.
من در طراحی از signal و variable استفاده کردم